Abstract
Specialized hardware implementations of Artificial Neural Networks (ANNs) can offer faster
execution than general-purpose microprocessors by taking advantage of reusable modules, parallel
processes and specialized computational components. Modern high-density Field Programmable Gate
Arrays (FPGAs) offer the required flexibility and fast design-to-implementation time with the
possibility of exploiting highly parallel computations like those required by ANNs in hardware. The
bounded width of the data in FPGA ANNs will add an additional error to the result of the output. This
paper derives the equations of the additional error value that generate from bounded width of the data
and proposed a method to reduce the effect of the error to give an optimal result in the output with a
low cost.
execution than general-purpose microprocessors by taking advantage of reusable modules, parallel
processes and specialized computational components. Modern high-density Field Programmable Gate
Arrays (FPGAs) offer the required flexibility and fast design-to-implementation time with the
possibility of exploiting highly parallel computations like those required by ANNs in hardware. The
bounded width of the data in FPGA ANNs will add an additional error to the result of the output. This
paper derives the equations of the additional error value that generate from bounded width of the data
and proposed a method to reduce the effect of the error to give an optimal result in the output with a
low cost.
Keywords
adder
co-processor
DSP
FPGA
ISE 4.1i software
multiplier.
Neural
Abstract
ان عملیة بناء الشبكات العصبیة الذكیة (ANNs (باستخدام المكونات المادیة یكسبھا سرعة عالیة مقارنھ
بالبرامجیات التي تنفذ على معالج احادي مایكروي و ذلك بسبب كون البناء باستخدام المكونات المادیة یعتمد على المعالجة
المتوازیة. ان واحدة من احدث طرق البناء المادي المستخدمھ ھي مصفوفة البوابات الواسعة القابلة للبرمجة (FPGA (و
التي تتمیز بالمرونة و السرعة العالیة. ان من محددات البناء باستخدام المكونات المادیة ھي كون ناقل البیانات محدد بسعة
معینة ثابتھ و ھذا التقیید یسبب اضافة نسبة خطاء الى النتائج النھائیة. سیقوم ھذا البحث باشتقاق المعادلات التي تمثل نسبة
الخطاء الاضافي و تقترح طریقة مناسبھ لتقلیل ھذا الخطاء و بزیادة كلفة قلیلة للحصول على نسبة خطاء قلیلة مع كلفة غیر
عالیة.
بالبرامجیات التي تنفذ على معالج احادي مایكروي و ذلك بسبب كون البناء باستخدام المكونات المادیة یعتمد على المعالجة
المتوازیة. ان واحدة من احدث طرق البناء المادي المستخدمھ ھي مصفوفة البوابات الواسعة القابلة للبرمجة (FPGA (و
التي تتمیز بالمرونة و السرعة العالیة. ان من محددات البناء باستخدام المكونات المادیة ھي كون ناقل البیانات محدد بسعة
معینة ثابتھ و ھذا التقیید یسبب اضافة نسبة خطاء الى النتائج النھائیة. سیقوم ھذا البحث باشتقاق المعادلات التي تمثل نسبة
الخطاء الاضافي و تقترح طریقة مناسبھ لتقلیل ھذا الخطاء و بزیادة كلفة قلیلة للحصول على نسبة خطاء قلیلة مع كلفة غیر
عالیة.